module ip_pll(
	input			sys_clk,
	input			sys_rst_n,
	
	output			clk_100m,
	output			clk_100m_180deg,
	output			clk_50m,
	output			clk_25m
);

wire				locked;
wire				rst_n;

//当locked信号位低电平时，表示锁相环输出的时钟还没有稳定，那么rst_n信号位低电平的，其他模块也是出去复位状态
//避免了因时钟还没有稳定，导致其他模块采集数据错误的问题
assign	rst_n = sys_rst_n & locked;

pll_clk	u_pll_clk(
	.areset			(~sys_rst_n),
	.inclk0			(sys_clk),
	.c0				(clk_100m),
	.c1				(clk_100m_180deg),
	.c2				(clk_50m),
	.c3				(clk_25m),
	.locked			(locked)
);

endmodule